1. library ieee;
2. use ieee.std_logic_1164.all;
3. use ieee.numeric_std.all;
6. entity correla is
8. port (
9.          clk : in    std_logic ;
10.          rst : in    std_logic  ;
11.          data: in    std_logic_vector(11 downto 0)  ;
12.      
14.          code: in    std_logic_vector(15 downto 0 )  ;
15.        
16.          Q   :out    std_logic_vector(17 downto 0) )  ;
17. end entity ;
19. architecture arch of correla  is
20.        type RAM is array (0 to 3) of std_logic_vector(3 downto 0) ;
21.    
22.        type ram16 is array (0 to 3) of signed(15 downto 0) ;
23.         type Rom is array (0 to 3) of signed(16 downto 0) ;
25.         signal CD    : RAM;
26.         signal temp: ram16;
27.         signal sum :Rom ;
28.    
29.        
30.        
32.      
33.         signal AB    :signed (17 downto 0) ;
34.        
35. begin
36.  
37.     CD(0) <= code(15 downto 12);
38.     CD(1) <= code(11 downto 8);
39.     CD(2) <= code(7 downto 4);
40.     CD(3) <= code(3 downto 0);   
41.      étalement:process(clk,rst)
42.          
43.         begin
44.                   if(rst='1') then
45.                      Q  <=(others=>'0');
46.                    
47.                      temp(0)<=x"0000";
48.                      temp(1)<=x"0000";
49.                      temp(2)<=x"0000";
50.                      temp(3)<=x"0000";
51.                      sum(0)<=x"00000";
52.                      sum(1)<=x"00000";
53.                      
54.                  
55.                    else
56.                         if(clk'event and clk ='1') then
57.                            
58.                              
59.                                    
60.                                       for i in 0 to 3 loop
61.                                     temp(i) <= signed(data)*signed(CD(i));
62.                                       end loop ;
63.                                      
64.                                       sum(0)<= temp(0)+temp(1) ;
65.                                       sum(1)<= temp(2)+temp(3) ;
66.                                      
67.                                          AB<=sum(0)+sum(1) ;
68.                                        
69.                                          Q<=std_logic_vector(AB) ;
70.                                        
71. --                               
73.                                  
74.                                            
75.                                  
76.                              end if ;
77.                      end if ; 
78.                                    
79.                        
80.                      
81.             end process ;
82. end architecture ;

1. sum(0)<= temp(0)+temp(1) ;

sum(0) <= resize(temp(0), temp(0)'length+1) +  resize(temp(1), temp(1)'length+1);

type ram16 is array (0 to 3) of signed(code'high downto code'low);