BUS de l'athlon 8eme génération

BUS de l'athlon 8eme génération - Carte mère - Hardware

Marsh Posté le 07-06-2002 à 17:14:06    

SLt les gars, vous savez pas par hasard quel sera la fréquence du bus de l'athlon 8.. ? histoire de savoir si c profitable de l'utiliser avec de la DDR400 (donc pour ca bus à 200Mhz j'imagine)
 
Thx

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Marsh Posté le 07-06-2002 à 17:14:06   

Reply

Marsh Posté le 07-06-2002 à 17:18:43    

y'a pas de FSB sur le hammer.
 
le hammer gère lui-même la ddr.
 
et utilise des ports hyper-transport pour connecter le pont agp, et le pont pci.

Reply

Marsh Posté le 07-06-2002 à 17:25:46    

ca veux dire chao le coefficient multiplicateur ?
Et donc la si je met de la DDR rapide, j'en profiterai pleinement ?

Reply

Marsh Posté le 07-06-2002 à 17:30:39    

Ouais normalement aveec de la DDR400 et un chipset KT400 , ca devrait tracer  
 
Bonne idée  :pt1cable:

Reply

Marsh Posté le 07-06-2002 à 17:33:18    

probablement....
 
en tous cas il débutera au moins avec de la pc2700.
 
et la version serveur (opteron) est bi-canal ddr il me semble.
 
il est possible qu'il y ait toujours des diviseurs/multiplicateurs....
 
je ne sais pas du tout comment les horloges vont être générées...
 
il y aura forcément une PLL externe, mais est-ce que la PLL externe génèrera aussi les fréquences pour l'hypertransport et la ddr, ou tout sera multiplié/divisé en interne au hammer à partir d'une seule horloge externe :??:

Reply

Marsh Posté le 07-06-2002 à 17:33:25    

cottcott44 a écrit a écrit :

Ouais normalement aveec de la DDR400 et un chipset KT400 , ca devrait tracer  
 
Bonne idée  :pt1cable:  



Sauf que la RAM n'est pas gérée par le chipset :D  
 
Va falloir s'habituer à cette nouvelle architecture.

Reply

Marsh Posté le 07-06-2002 à 17:35:12    

Tiens tu m'apprend qqch la mrbebert

Reply

Marsh Posté le 07-06-2002 à 17:36:35    

le KT400 c'est pour les athlons Xp...
 
 
avec le hammer => exit les architectures de chipset de carte mère comme on les connait...
 
il y a de fortes chances que le hammer soit relativement "cher" car il intègre cpu+logique du contrôleur mémoire....
 
et que les mobos pour hammer deviennent relativement moins cher qu'elles le sont actuellement... à partir du moment ou la R&D autour de l'hyper-transport est amortie (because seulement ponts agp/pci en hyper-transport + contrôlleurs à la con ide, clavier...)

Reply

Marsh Posté le 07-06-2002 à 17:39:46    

cottcott44 a écrit a écrit :

Tiens tu m'apprend qqch la mrbebert  



Que ce soit clair, c'est le cas uniquement pour le Hammer. Pour le XP et le P4, c'est effectivement le chipset qui gère la mémoire

Reply

Marsh Posté le 07-06-2002 à 17:43:52    

intel y passera tôt au tard....
 
ça a beaucoup d'avantages d'intégrer le contrôlleur mémoire au cpu (faibles latences, rendement de ouf pour les caches, possibilité de faire un L3 ou un L2 qui soit utilisé par ce qui est en hyper-transport: le pci ou l'agp....)

Reply

Marsh Posté le 07-06-2002 à 17:43:52   

Reply

Marsh Posté le 07-06-2002 à 17:45:45    

Citation :

y'a pas de FSB sur le hammer.
 
le hammer gère lui-même la ddr.
 
et utilise des ports hyper-transport pour connecter le pont agp, et le pont pci.


même si le bus mémoire est sur le cpu, il aura quand-même une fréquence.

Reply

Marsh Posté le 07-06-2002 à 17:47:31    

pas sûr pour le prix des mobos etant donné que l'usb2, firewire et lan10/100 intégrés deviennent à la mode.. :) le wifi et le buetooth aussi. (quoi que pour un pc non portable le wifi n'a pas d'intéret, par contre le bluetooth si :) )
 
le bluetooth est actuellement présent dans pas mal de téléphone portables,  et on peux imaginer que d'ici un an il aura gagné les souris sans fil, ce qui évitera de brancher un module radio sur le port USB....

Reply

Marsh Posté le 07-06-2002 à 17:50:05    

Tarikoo a écrit a écrit :

pas sûr pour le prix des mobos etant donné que l'usb2, firewire et lan10/100 intégrés deviennent à la mode.. :) le wifi et le buetooth aussi. (quoi que pour un pc non portable le wifi n'a pas d'intéret, par contre le bluetooth si :) )
 
le bluetooth est actuellement présent dans pas mal de téléphone portables,  et on peux imaginer que d'ici un an il aura gagné les souris sans fil, ce qui évitera de brancher un module radio sur le port USB....  




 
à même périphériques j'entends.....
 
sinon wave, oui & non, le hammer n'a pas un goulot d'étranglement comme l'est le FSB.

Reply

Marsh Posté le 07-06-2002 à 17:51:06    

du moins t'aurais jamais le cas de figure évident où la ram débite plus que ce que peut avaler le cpu....

Reply

Marsh Posté le 07-06-2002 à 17:52:27    

wave a écrit a écrit :

Citation :

y'a pas de FSB sur le hammer.
 
le hammer gère lui-même la ddr.
 
et utilise des ports hyper-transport pour connecter le pont agp, et le pont pci.


même si le bus mémoire est sur le cpu, il aura quand-même une fréquence.  



Le problème, c'est qu'on ne sait pas ce qui sera réglable.
En tout, il y a 3 fréquence :
- bus HT
- bus mémoire
- fréquence interne du core
 
Comment seront elles organisées ? Pourra t'on les régler indépendamment ou par coefficients ? Certaines valeurs seront elles fixées
 
Je dirais fréquence du HT réglable par le BIOS de la carte mère, coefficient (verrouillé ?) multiplicateur pour le core, basé sur le HT, et coefficient réglable pour la mémoire, basé lui aussi sur le HT.
Mais c'est mon avis personnel, basé sur aucune donnée objective :D

Reply

Marsh Posté le 07-06-2002 à 17:53:11    

oui mais y a toujours le transfert des données, des adresses et des commandes du proce à la mémoire (et inversement)...Donc toujours un FSB !


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Horizon pas Net, reste à la buvette!!
Reply

Marsh Posté le 07-06-2002 à 17:55:30    

Citation :

sinon wave, oui & non, le hammer n'a pas un goulot d'étranglement comme l'est le FSB.


non mais pour savoir quelle RAM on pourra exploiter à font il faudra quand-même connaitre la fréquence du bus mémoire.

Reply

Marsh Posté le 07-06-2002 à 17:55:57    

pour overclocker ca va etre la merde je sens avec la memoire geree par le proc...  :fou:

Reply

Marsh Posté le 07-06-2002 à 17:56:29    

Willyzekid a écrit a écrit :

oui mais y a toujours le transfert des données, des adresses et des commandes du proce à la mémoire (et inversement)...Donc toujours un FSB !  




 
oui mais c'est pas un FSB ça... c'est un bus mémoire...
 
sinon bien évidement y'aura des bus interne avec une certaine bande-passante et des bus de contrôle interne....

Reply

Marsh Posté le 07-06-2002 à 17:57:34    

Tiens marrant pour moi, FSB ca n'a jamais été que Proce <-> Northbridge mais mémoire <-> Proce


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Horizon pas Net, reste à la buvette!!
Reply

Marsh Posté le 07-06-2002 à 17:58:25    

wave a écrit a écrit :

Citation :

sinon wave, oui & non, le hammer n'a pas un goulot d'étranglement comme l'est le FSB.


non mais pour savoir quelle RAM on pourra exploiter à font il faudra quand-même connaitre la fréquence du bus mémoire.  




 
a oui forcément :D
 
enfin vo mieux acheter de la ram qui soit un poil supérieure au bus comme d'hab... :D
 
et de la 166mhz ça me parait un début minimal....

Reply

Marsh Posté le 07-06-2002 à 18:00:55    

En fait, le truc bien c'est qu'AMD va pouvoir proposer des processeurs différents en changeant le contrôleur mémoire...Ca leur fait plus d'options pour jouer sur les perf de leur proce. Donc a priori des release de proce avec des bons plus intéressant en terme de perf.


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Horizon pas Net, reste à la buvette!!
Reply

Marsh Posté le 07-06-2002 à 18:03:05    

Citation :

pour overclocker ca va etre la merde je sens avec la memoire geree par le proc...


tant que l'horloge n'est pas dans le proc on pourra toujours la modifier.
le seul problème sera sans doute le coef multiplicateur, mais c'est pas nouveau.

Reply

Marsh Posté le 07-06-2002 à 18:04:07    

par contre wave, savais-tu que les transfert pci (dma ou non) qui sont entre le périph pci et la mémoire générent des requètes de lignes mémoire sur le FSB au cas ou le cpu aurait une ligne  de cache de la zone source... ceci afin d'éviter de la corruption de donnée....
 
et que la zone mémoire accessible par le GART de l'agp n'est pas cachée par le cpu, car la même chose avec l'agp abrutirai le FSB de requêtes ?
 
ce qui me laisse penser qu'une architecture comme le hammer est quelque-part obligatoire, car avec les montée en perfs du pci par exemple, la montée en requêtes augmenterai...

Reply

Marsh Posté le 07-06-2002 à 18:04:23    

ouais c'est pas un FSB mais un BSB (Back Side Bus) qui connecte le proce à une mémoire cache de niveau L4, la mémoire centrale :D
 
Bref, bref...
 
C'étais quoi la question?? :)


Message édité par Willyzekid le 06-07-2002 à 18:04:51

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Horizon pas Net, reste à la buvette!!
Reply

Marsh Posté le 07-06-2002 à 18:06:10    

bjone a écrit a écrit :

par contre wave, savais-tu que les transfert pci (dma ou non) qui sont entre le périph pci et la mémoire générent des requètes de lignes mémoire sur le FSB au cas ou le cpu aurait une ligne  de cache de la zone source... ceci afin d'éviter de la corruption de donnée....
 
et que la zone mémoire accessible par le GART de l'agp n'est pas cachée par le cpu, car la même chose avec l'agp abrutirai le FSB de requêtes ?
 
ce qui me laisse penser qu'une architecture comme le hammer est quelque-part obligatoire, car avec les montée en perfs du pci par exemple, la montée en requêtes augmenterai...  




 
OUh, ca devient dur a suivre la...  :heink:

Reply

Marsh Posté le 07-06-2002 à 18:07:24    

bjone a écrit a écrit :

par contre wave, savais-tu que les transfert pci (dma ou non) qui sont entre le périph pci et la mémoire générent des requètes de lignes mémoire sur le FSB au cas ou le cpu aurait une ligne  de cache de la zone source... ceci afin d'éviter de la corruption de donnée....
 
et que la zone mémoire accessible par le GART de l'agp n'est pas cachée par le cpu, car la même chose avec l'agp abrutirai le FSB de requêtes ?
 
ce qui me laisse penser qu'une architecture comme le hammer est quelque-part obligatoire, car avec les montée en perfs du pci par exemple, la montée en requêtes augmenterai...  




 
Ca donne quoi en français?
 
PS: j'arrive à comprendre tout ce que dit John Carmack pourtant! mais là, chapeau  :jap:   :pt1cable:  :pt1cable:  :pt1cable:

Reply

Marsh Posté le 07-06-2002 à 18:09:38    

le collecteur d'inductance reçoit une ligne de requêtes sources provenant du VUX maître indexé sur le glider en opposition de phase! C'est ça ou je me trompe?

Reply

Marsh Posté le 07-06-2002 à 18:09:54    

Citation :

par contre wave, savais-tu que les transfert pci (dma ou non) qui sont entre le périph pci et la mémoire générent des requètes de lignes mémoire sur le FSB au cas ou le cpu aurait une ligne  de cache de la zone source... ceci afin d'éviter de la corruption de donnée....
 
et que la zone mémoire accessible par le GART de l'agp n'est pas cachée par le cpu, car la même chose avec l'agp abrutirai le FSB de requêtes ?
 
ce qui me laisse penser qu'une architecture comme le hammer est quelque-part obligatoire, car avec les montée en perfs du pci par exemple, la montée en requêtes augmenterai...


j'y avais pas pensé mais ça semble logique.
ce que je trouve dommage c'est qu'on a souvent entendu parler de la possibilité de mettre un cache L3 dans le chipset (ou sur la carte mère, comme sur le K6-3), et que cette possibilité va disparaitre avant d'avoir été utilisée.
Mais bon si c'est pour avoir les mêmes perfs sans payer un cache L3 on va pas se plaindre!

Reply

Marsh Posté le 07-06-2002 à 18:12:30    

drapo bleu.


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| Un malentendu du cul | boum boum ! | La roulette
Reply

Marsh Posté le 07-06-2002 à 18:13:52    

Citation :

Ca donne quoi en français?
 
PS: j'arrive à comprendre tout ce que dit John Carmack pourtant! mais là, chapeau  


en gros ça veut dire que lors d'un transfert PCI<-->RAM il peut très bien y avoir des données qui sont dans le cache du cpu mais pas encore à jour dans la RAM. Donc lors de ce transfert on perd du temps à demander au cpu si c'est à jour (ou à attendre qu'il le mette à jour si besoin).
sinon par exemple le PCI va écrire un octet en RAM, qui sera écrasé par le cpu juste après. Ou bien il va lire un octet dont la bonne valeur est dans le cache mais pas encore dans la RAM.


Message édité par wave le 06-07-2002 à 18:15:00
Reply

Marsh Posté le 07-06-2002 à 18:26:30    

ok c'est plus clair! :jap:  mais en quoi l'architecture hammer résout le pb?


Message édité par blazkowicz le 06-07-2002 à 18:26:51
Reply

Marsh Posté le 07-06-2002 à 18:29:57    

Les caches L3 sont en série sur les G4 depuis un moment ^^ (1Mo à 8Mo) Mais les macs c un peu cher ^^.
 
Sinon pour l'overclocking... je sais que je suis sur un forum de fan d'overcloking... mais gagner en moyenne 15-20% de perf, je m'en fout un peu, surtout que ca m'étonnerai qu'un pc avec un K8 ai besoin d'être overclocké vu les performances initiales... ca m'étonnerai que vous soyez souvent à 100% de l'util UC, surtout que ceux qui ont les moyens sont moins cons et s'achettent une mobo bi-procc (d'ailleur ya le choix chez Tyan) :D
 
bon d'accord quand on a pas les moyens... mais bon que vous soyez à 120fps ou 140fps dans quake3 ca change pas grand chose lol


Message édité par Tarikoo le 06-07-2002 à 18:31:47
Reply

Marsh Posté le 07-06-2002 à 18:30:35    

Citation :

ok c'est plus clair!    mais en quoi l'architecture hammer résout le pb?  


ça va rentrer par le bus hyper-transport, après le hammer se démerde tout seul. Ces requètes n'iront pas polluer le bus mémoire, qui sera donc consacré à 100% aux transferts RAM.

Reply

Marsh Posté le 07-06-2002 à 18:33:13    

ahhh çà va etre bon de changer d'architecture ... !!  :love:  
 
depuis le temps ....
 
en plus vu les perfs que le truc a déjà à 800 Mhz je sens qu'on va encore avoir droit a du "Super AMD Vs Intel FIGHTER ALPHA "  
en puissance ...  :kaola:

Reply

Marsh Posté le 07-06-2002 à 18:36:23    

bleuarp a écrit a écrit :

ahhh çà va etre bon de changer d'architecture ... !!  :love:  
 
depuis le temps ....
 
en plus vu les perfs que le truc a déjà à 800 Mhz je sens qu'on va encore avoir droit a du "Super AMD Vs Intel FIGHTER ALPHA "  
en puissance ...  :kaola:  



compare le Clawhammer avec ce qui est comparable, un Itanium :)


---------------
www.wizit.fr
Reply

Marsh Posté le 07-06-2002 à 18:43:00    

Itanium c plutôt le concurrent du sledgehammer (opteron) que du clawhammer (XP64)! un quadri opteron ce sera encore mieux que ces benchs!
 
Mais l'itanium 2 arrive, 50 à 100% plus performant que la 1re génération d'itanium (qui était un peu une daube destinée à introduire l'archi IA64). l'itanium 2 aura une énorme bande passante (comme l'opteron) et un gros cache L3 (3 MO il me semble)

Reply

Marsh Posté le 07-06-2002 à 18:44:01    

wave a écrit a écrit :

Citation :

ok c'est plus clair!    mais en quoi l'architecture hammer résout le pb?  


ça va rentrer par le bus hyper-transport, après le hammer se démerde tout seul. Ces requètes n'iront pas polluer le bus mémoire, qui sera donc consacré à 100% aux transferts RAM.  




 
 :jap: on en apprend des choses ici!

Reply

Marsh Posté le 07-06-2002 à 19:32:27    

AMG a écrit a écrit :

compare le Clawhammer avec ce qui est comparable, un Itanium :)  




le test etait fait en 32bits  :non:

Reply

Marsh Posté le 07-06-2002 à 19:51:00    

Blazkowicz a écrit a écrit :

le collecteur d'inductance reçoit une ligne de requêtes sources provenant du VUX maître indexé sur le glider en opposition de phase! C'est ça ou je me trompe?  




 
wesh au fait ;)

Reply

Marsh Posté le    

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