Alors que Samsung a emboité le pas de Hynix sur la HBM pour ce qui est des mémoires proposant une bande passante élevée, Micron restait de son côté uniquement ...
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Si l'HBM 2 ne propose que des puces de 4 et 8 Go, la DDR5X aura un boulevard devant elle, car elle proposera beaucoup plus de souplesse dans les configurations.

La hbm 2 passera a des puces de 1 go contre 256 mo en hbm 1.
De plus on pourra empiler 8 puces contre 4 actuellement.
Du coup avec  piles de hbm 16 go et 4 piles 32 go.

1 to/s avec un bus 512 bits et non 1024 ?

Avec un bus 256 bits en gddr 5 on utilise 8 puces et maximum 16 puces c'est bien ça ?
En gddr 5x ça sera combien ?

4/8 Go chez Hynix
2/4/8 Go chez Samsung
 

Oui 16 puces avec le mode clamshell qui permet de mettre 2 puces sur un bus 32-bit. Ce sera la même chose a priori en GDDR5X.

Et pour la consommation de la GDDR5X y a-t-il des infos dessus ?  
Car passer de la GDDR5 à la HBM a permis de multiplier par plus de trois la bande passante par watt, donc si cette mémoire permet d'avoir une meilleure bande passante mais consomme plus l'intérêt reste limité par rapport à la HBM pour les cartes haut de gamme

Elle a l avantage de pouvoir être utilisé en format mxm la hbm pas encore.

Doit on avoir peur d'une explosion de la conso ? ( C'était un des arguments de la HBM par rapport à la GDDR5 )

Ce ne sera pas aussi efficace que la HBM, mais la tension passant de 1.5V à 1.35V, cela devrait aider à la contenir.

Merci

Il n'y a pas l'air d'y avoir grand chose de neuf depuis leur communiqué de presse daté du 1er Septembre:
http://www.tomshardware.com/news/m [...] 29974.html
Sinon on sait pourquoi la GDDR5 et la DDR4 se sont restreints au prefetch 8 bits de la GDDR4 et de la DDR3 ?

On était passé à côté mais cette annonce reste introuvable sur le site de Micron, bizarre.

Sinon avec un bus 64 bits si tu es en prefetch 16n alors pour exploiter la bande passante il faut des accès avec une granularité de 128 Ko qui soient efficaces (cad que les 16x64 bits soient des données utiles...), sans parler du fait que ça n correspond plus par exemple au ligne de cache de 64 Ko des CPU, du coup cette option n'avait pas été choisie pour la DDR4 pour des raisons d'efficacité.

Ok merci.
Il est vrai qu'un CPU aura un peu moins tendance à exploiter des données contiguës. Le choix d'Intel de passer sur des bus de 196bits, puis 256bits sur son haut de gamme a également dû peser sur les spécifications de la DDR4.  
Par contre la GDDR5X sera ce que la GDDR5 aurait dû être.

Il a fallut attendre AMD/hynix pour que la concurrence se réveille.
Pinaise, qu'ils en fassent autant sur les proc et les GPU(déjà le cas avec HBM mais on veut plus !) et on est gagnants !

C'est drôle que personne n'y songe, les GPU graphiques spécifiquement ne sont probablement pas le seul marché ciblé...
 
Probablement ce type de mémoire serait idéal pour un marché comme dans le monde professionnel où parfois on a besoin d'une plus grande quantité de mémoire (que la HBM ne peux satisfaire... ECC?) et que plus de vitesse est le bienvenue  
 
(Nvidia, ATI et pour intel aussi, la Phi)
 
Quoique sur les photos... une tablette, un téléphone, une voiture et la mention ''customer innovations'' ???

Avec les puces actuelle de gddr5 de 1 go c est max 32 go soit autant que la hbm 2 avec 4 piles de ram.
Du coup tant qu on reste a 1 go par puce la gddr5/5x n a pas d avantage.

Le prefetch de la hbm est a 8 pour la hbm ?
La hbm 2 double la vitesse comment ?
En doublant la fréquence ?  

C'est pas la taille du bus qui augmente ? Il me semble justement que la fréquence ils étaient pas super fan parce que ça augmentait la conso du coup ?

Le prefetch de la hbm 1 est a 2.
Le bus reste a 4096 bits sur la hbm 2 mais la vitesse par puce double.
Comment ? Doublement de fréquence ?  Du prefetch ?