ça se passe de commentaires...
 
L'article commence ici pour ceux qui n'aurait pas vu:
http://www.techwarelabs.com/review [...] ndex.shtml
 
Et les résultats...:
http://www.techwarelabs.com/review [...] ex_3.shtml
 
 
 
 
En passant de Cas 3 à Cas 2 on gagne environ 0.005 % Mouarf

terrible ,la difference de perf par raport a la difference de prix .....

bah ouais
c vraiment minime  
mieux vaut un bon fsb avec timing + lent
que ptit fsb et timing agressifs

Normal le cas ca influe pas sur la bp mais sur le latence...  

... n'importe quoi ce site ...

mdr le site  

J'arreterai de rigoler a ta phrase  des que tu feras des tests ..... pousses et pas deux restard avec des timing different .
Des fois me fond trop marrer les gars .
Meme si l'article a tord j'aime bien les gars qui structure leur argumentation et pas les bozos qui te lachent un truc ni queue ni tete
Avis perso  n'engage que moi
Ss rancune
@+

 
 
On a notre cublic anglophone

j'ai parcourue rapidement l'article, il ne mentionne pas explicitement le fsb.
 
mais il est clair que le test a etait fait dans des condition ou la bande passante ne tenait pas lieu de goulot d'etranglement... essaye de faire la meme chose sur un fsb de 100 voir 66 Mhz

 
 
Et la latence ça te sert à quoi ?? LoL, non sérieusement tu vois une différence de BP avec ta RAM en cas 2 et 3 à même fréquence, moi non ! (FSB 210 Cas 2)
 
La latence c'est entre les paquets envoyés. Donc si elle se réduit on devrait avoir une augmentation de BP, mais apparemment c'est minime...

 
LOL oki, tu as raison , c'est trop de la balle ce site, mais bon fais ce que tu veux, moi je me base pas uniquement sur sisoft pour savoir si c'est mieux ou pas
 
a+
 
PS: ca me vexe pas du tout qu'on me croit ou pas , j'exprime juste une opinion stout
 

 
euh... non pas du tout, rien à voir

Si tu attend 2ns au lieu de 3ns ... En une seconde tu enverras plus => Augmentation de la bande passante    
 
Donc les timings plus agressifs augmentent la bande passante mais faut voir si les composants suivent comme le CPU et surtout la RAM car passer à un timing trop agressif => la ram ne suit pas et réenvoit un RTS (Request to send) plusieurs fois tant qu'elle n'a pas un packet correct comme pour un Modem et elle doit, parfois,  le demander 2X... D'où 2x2 > 1x3 CQFD parfois un timing plus rapide est plus "lent".  

 
+1
 
Bon pour simplifier pour les boulays:
 
une voiture ça deux caratéristiques:
 
a) la vitesse de pointe
b) la vitesse d'accélération
 
pour mesurer la vitesse de pointe, tu mets la voiture dans un anneau de vitesse, ou une très grande ligne droite.
 
pour mesurer l'accélération, tu regardes combien de temps mets la voiture pour atteindre une vitesse donnée.
 
les performances globales, la vitesse au tour dans un circuit de course compliqué avec des lignes, des chicanes et des virages à la con, sont issues des deux paramètres vitesse de pointe+accélération.
 
pour la ram, réduire les timings, ça réduit la latence, ça veux dire réduire le temps au bout duquel la ram répondra à une demande.
mais comme la ram est pipelinée (=recouvrement de temps, les opérations ne sont pas blocante, donc pendant qu'une opération est en cours sa suivante est déjà en train d'être commençée), le nombre d'élément/seconde sera un peu augmenté, mais nettement moins qu'avec une augmentation de fréquence.
 
sandra fait un test de bande passante en flux continu, ça reviens à mettre à la ram dans un anneau de vitesse.
 
et on en renviens la même chose qu'avec les bagnoles: des solutions ont plus de vitesse de pointe, et d'autres ont plus d'accélération au dépends de la vitesse de pointe: l'ancien duel du P4 + rambus à bande passante énorme et latence pourrie face à l'athlon + ddr à bande passante moindre et latence faible par exemple.

et justement pour combattre la latence, le P3 a introduit avec le SSE des instructions de prefetch volontaire.
 
en gros quand tu traites l'élement N, tu effectues un PREFETCH (N+1), comme ça pendant que l'élément N est traité, l'élément (N+1) est demandé au sous-système mémoire, la latence étant ainsi masquée. (très utile pour la RAMBUS qui avait comme défaut une latence ignoble).
 

CQFD
 
TOUT ceci pour dire que le test de Sandra en bande passante est très utile, mais comme dans tout système complexe, ce n'est qu'un paramètre qui pris seul, ne veux rien dire.
 
En fait les timings jouent quand même sur la bande-passante, mais la méthodologie de Sandra peut dans certains cas peut écraser l'écart lié à la différence de bande-passante entre deux timings différents...
 
Et aussi que le gars qui fait le test a plutôt une méconnaissance de la globalité de l'architecture d'un ordinateur et des concepts de base d'optimisation (mise en pipeline pour du recouvrement de temps, etc etc...)

 
heu c'est quoi cet histoire de RTS-équivalent pour la mémoire
 
et désolé si j'ai dits des conneries  

 
C'est le proco qui demande, selon les instructions qu'il doit exécuter, de mettre en mémoire le code nécessaire à ces exécutions (micro-instruction) si les instructions sont erronées, il doit les redemander... Si une de ses instruction est erronées, ton programme plante ou lors d'une erreur critique ton pècé plante (Blue Screen(S) de Windaube   ) . Et ce, à chaque erreur mémoire... Lance MemTest et tu remarquera que tu en fait pas mal   Si ta ram ne suit pas le timing, ton processeur doit lui réenvoyer la demande pour recevoir le code de l'instruction.  

 
   
 
ct'e bouillie, j'abandonne...
 
bon ce dont tu parles, ça s'appelles la mémoire ECC, et c'est entre le chipset et la mémoire...
 
la mémoire ne fait en aucuns cas une réponse d'accusé au chipset/cpu, elle est tributaire des timings du chipset, et si elle n'a pas le temps de "répondre", ce qui est lu sur le bus par le chipset c'est de la bouillie en cas de lecture, et inversement la mémoire stoque de la bouillie quand le chipset utilise des timings trop serrés...  
 
en aucuns cas, la mémoire ne fait d'accusé de réception quand le chipset peut lire ou écrire sur le bus.
 
(après tu as le cas de la mémoire asynchrone introduit avec le 68K ou les accès au bus pouvaient prendre un nombre variable de cycles, et une circuiterie indiquait quand les données étaient stable sur le bus..... mé bon c'est encore autre chose...)

par contre la bande passante effective doit quand même bouger en fonction de certains timings, il est anormal de voir peut de différences entre du cas 2 & 3... ce qui laisserai sous-entendre qu'il y a un goulot avant la mémoire  

http://www.hardware.fr/articles/427/page3.html
 
c plus précis

 
Bon bah pour ceux qui insite c'est pas compliquer de verifier, fais un test (ut 2k3 en benchmark par exemple) a meme frequence et timing pourri (au maxi) et timings les plus aggressifs possible pis voila t'auras vu la differences de suite (a condition de pas avoir une carte graphique 8 mo bien entendu

[citation=807043,1][nom]BJOne a écrit[/nom]
 
la mémoire ne fait en aucuns cas une réponse d'accusé au chipset/cpu, elle est tributaire des timings du chipset, et si elle n'a pas le temps de "répondre", ce qui est lu sur le bus par le chipset c'est de la bouillie en cas de lecture, et inversement la mémoire stoque de la bouillie quand le chipset utilise des timings trop serrés...  
[citation/]
 
J ai jamais dit que c'est la mémoire qui envoie un accusé de réception ...    
 
- Mais bien que c'est le processeur recoit l'adresse où se trouve la micro-instruction suivante en RAM,  il va la lire et selon ce qui s'y trouve il fait soit:
=> si c'est pas ce qu'il a demandé, soit il plante, soit il redemande de charger la séquence, ce qui prend quelques nanosecondes. Je pense que ca dépend du RAS to CAS mais j en suis pas sur... donc il fonctionne mais ne va pas plus vite étant donné qu'il doit faire plusieurs demandes pour la meme instruction.
=> si c'est ce qu'il a demandé, il exécute...
 
Je démontre mes dire facilement:
=> Selon toi si je mets des timings 2/2/2/6 sur une barette prévue 3/4/4/8, le PC plante... Car la mémoire est en bouillie.  
=> Alors pourquoi mon PC tourne super stable avec ces timings??? Cependant je gagne en mettant en 3/3/3/6 au lieu de 3/4/4/8 et je perds en mettant en 2/2/2/6???  PCQ en 2/2/2/6 mon proco doit envoie 2x les données en RAM (Pas tt le tps mais 1x/3 ou 1x/2) donc ca prend plus de temps...
 
PS: La mémoire ECC signifie que des bits de contrôle sont envoyé avec les données et non le chipset qui teste les données pour vois si elles sont correctes... Car pour tester des instructions, il faut avoir les tables de contrôle (C'est une sorte de dico ou se trouve les instructions en language machine) ce que seul le CPU possède...

 
 
Euh... non  
(tu confonds avec de la SRAM ou du cache en fait dans le fonctionnement de la chose)

y confonds tout.... mé ché pas grave...
 
pour le cas ou la ram délivre moins de bande-passante en 2/2/2 qu'avec des timings plus cool (hormis erreurs de mesure), fodrait regarder ce que le bios a programmé au niveau du chipset par rapport à la datasheet du fabricant, et par rapport aux timings moins agressifs...
 
ensuite c'est des instructions que le cpu va chercher (et pas des micro-instructions qui composent le microcode interne au cpu, qui est contenu dans une ROM interne au cpu, mé qui peut patché par des corrections en ram interne ).
 
le cpu n'a aucunes connaissance de l'intégrité des données.  
 
la seule qui peut vérifier "vaguement" l'intégrité c'est un chipset ECC avec une mémoire ECC, et le cache L2 des cpu peut être ECC suivant le cpu.

en tous cas, les tests du cite c un peu nimp.
 
la seule chose qu'il faut voir de tout ca, je pense,  
 
c que pour certaine DDR certifier cas2.5 les passer en cas2 peut soit faire planter, soit donner moin de perf.
 
aussi bien faut t'il preferer 200 cas agressif ou 210 cas lent.
ca tout depent de la DDR utiliser encore une foi.
 
 
Pour ma part je n'est pas eu de baisse de perf en augmentant la bande passante(fsb) en restant a des timming aggressif 4222
alors qu'un timming 4222.5 la desoler ill y a une dif et pas de 1%.
 

baisser les timings sur la ram ne peut en aucuns cas baisser les perfs (sauf ptet avec de la RAM ECC).
 
si ça baisse c'est soit de l'erreur de mesure, soit que le bios a programmé n'importe comment le chipset. (les timings c'est ça passe ou ça casse)

 
Pourtant si c possible.
 
Tu c avoir des erreur sous memtest ne signifie pas obligatoirement que le pc va planter.    
 
Mais cela peut induire des baisses de perf.
suffit de tester une compression rar.
mais comme je dit tout de pend de la DDR utiliser(marque)

 
nein.
 

 
 
 
               
 
 
  Je ferais des tests a 222fsb cas 6222 et a 6222.5 ou 3    
 
 
 
 
 
 

le module mémoire est totallement esclave du chipset...
 
tous les signaux de synchro sont à ma connaissance généré par le chipset. si les timings sont trop serrés, en écriture la ram va "échantillonner" sur le bus des données instables, et en lecture c'est le chipset qui "échantillonne" des données instables provenant de la mémoire...
 
mais je vois pas de raison technique où une réduction des timings pourrait créer des chutes de perfs, puisque si c'est trop "serré", d'un coté au de l'autre du bus ce qui sera récupéré sur le bus sera instable et donnera des données corrompues. (seul l'ECC permet d'influencer ce comportement).
 
un bus mémoire, c'est pas comme un port série, un bus ide ou scsi...
 
faudrait ptet regarder si en DDR ça peut poser des problèmes de calage d'horloge, mais dans SDRAM, S veut dire synchrone et donc c'est le chipset qui mêne la danse.

par contre attention hein, si dans tes tests tu touches à la fréquence, et que par exemple tu augmentes le FSB, et que le PCI et l'AGP se retrouvent avec plus de fréquence, là il peut y avoir des répercutions négatives sur les performances (plus d'erreurs de transmissions sur l'IDE, etc etc...)

moi je suis dacors je ne voie pas pkoi il y aurais des baisse de perf ...  
au pire le pc plante.  
 
Mais la théorie ne s'accorde pas tjs à la réalité  :jap
 
pour la frequence AGP no pb elle est defini dans le bios.
 
pour le PCI j'ai pas moyen de controler la frequence, je ne c'est pas a quel FSB la frequence PCI augmente malgrés le Ratio sur la NF7 ...
et je connait pas de soft qui donne la frequence PCI
 
suis preneur.    

 
non non, en fait le monsieur il oublie surtout que la ram est plus synchro avec le proc depuis plein de temps quand même
(pour ca que je disais que son argu valait pour de la SRAM ou du cache (enfin tout ce qui est synchro), mais pas pour nos bus RAM actuels )

elle plus synchro avec le cpu, mais elle l'est avec le chipset... (mais c'est vrai du point de vue cpu, tout accès peut prendre un nombre de cycles variables...)

 
si l'agp est fixe, le pci aussi, et pci=agp/2

 
 
pci=agp/2    
 
 
 

bah la norme c'est 66mhz pour l'agp, et 33mhz pour le pci, donc si y'a un coefficient c'est 1/2 à priori...

 
Non le ratio est parapport au FSB    
 

oui mais........ bon temps pi lol ...
(l'implémentation de la PLL n'étant pas connue )