[VHDL] Compteur

Marsh Posté le 08-12-2007 à 05:41:49

Bonne nuit !

Ayant commencé le VHDL, il y a deux petites semaines et ayant besoin d' aide, je me tourne vers vous.

Code :

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
use IEEE.numeric_std.all;
entity div_16 is
port(
Horloge : in std_logic;
S16 : out std_logic
);
end div_16;
architecture arch_div16 of div_16 is
signal x : std_logic_vector( 4 downto 0);
begin
process(Horloge)
begin
if rising_edge(Horloge) then X <= X+1;
if (X>=8 and X<=15) then S16 = '1';
else S16 <= '0';
end if;
end if;
end process;
end arch_div16;

Au moment de la compilation, le log me dit :
"l20 |...|Expecting <="
Après avoir tenter qques magouilles avec ce nouveau langage et y avoir passé trop de temps je voulais savoir quelle faute de noob j' ai faite.
Merci

Marsh Posté le 08-12-2007 à 05:41:49

Marsh Posté le 04-02-2008 à 10:25:57

salut
la réponse est dans l'erreur. Il te dit "expecting <= à la ligne 20" et en effet à la ligne 20, tu as une erreur.
Un signal s'affecte, or le symbole pour affecter est "<=", tu dois donc écrire :
S16 <= '1'

Bonne journée !

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